對于 DDR 源同步操作，必然要求DQS 選通信號與 DQ 數(shù)據(jù)信號有一定建立時間 tDS 和保持時間 tDH 要求，否則會導致接收鎖存信號錯誤，DDR4 信號速率達到了3.2GT/s，單一比特位寬僅為 312.5ps，時序裕度也變得越來越小，傳統(tǒng)的測量時序的方式在短時間內(nèi)的采集并找到 tDS/tDH 最差值，無法大概率體現(xiàn)由于 ISI 等確定性抖動帶來的對時序惡化的貢獻，也很難準確反映隨機抖動 Rj 的影響。在 DDR4 的眼圖分析中就要考慮這些抖動因素，基于雙狄拉克模型分解抖動和噪聲的隨機性和確定性成分，外推出基于一定誤碼率下的眼圖張度。JEDEC 協(xié)會在規(guī)范中明確了在 DDR4 中測試誤碼率為 1e-16 的眼圖輪廓，確保滿足在 Vcent 周圍Tdivw 時間窗口和 Vdivw 幅度窗口范圍內(nèi)模板內(nèi)禁入的要求。

是德科技 ADS 仿真軟件的 DDR4 總線仿真器，提供了統(tǒng)計眼圖分析的功能，能夠在短時間內(nèi)統(tǒng)計計算在極低誤碼率(1e-16)下的 DQ 眼圖，根據(jù)規(guī)范判斷模板是否違規(guī)。另外基于總線的仿真，也很易于仿真基于串擾因素下的眼圖質(zhì)量。

基于示波器的 DDR4 信號實測，可以利用大家熟悉的 InfiniiScan 區(qū)域觸發(fā)功能，很容易分離出“寫”信號，再通過 Gating 功能對Burst 寫信號做時鐘恢復和眼圖重建，再進行 Eye Contour 測量，并驗證 1e-16 誤碼率下的眼圖模板是否違規(guī)。如果是使用一致性測試軟件，就不用手動操作，軟件會自動跟蹤和分離波形并實現(xiàn)眼圖測試（如下圖所示）

在早期設(shè)計階段，如何完整評價 DDR 信號質(zhì)量和時序等參數(shù)呢，這里為大家介紹一個設(shè)計到驗證的流程。ADS 提供了W2351EP DDR4 一致性分析工具，在ADS 仿真后，生成波形可以直接導入到運行于電腦里的示波器離線分析軟件 Infiniium 和N6462A DDR4/LPDDR4 一致性測試套件，這個軟件可以分析前面所說的 JEDEC 對DDR4 信號要求的電氣和時序等參數(shù)，判斷是否符合規(guī)范要求，以測試報告形式呈現(xiàn)，這種方式可以在設(shè)計階段發(fā)現(xiàn)違規(guī)問題，及時改進設(shè)計，縮短研發(fā)周期，降低硬件開發(fā)成本。另一方面，在硬件已經(jīng)打板回來，可以通過 V 系列等示波器測試信號，通過實際的信號檢查存在的問題，將仿真的結(jié)果和實際測試的結(jié)果做相關(guān)對比，進一步迭代優(yōu)化仿真模型和測量方法，使仿真和測試結(jié)果逐漸逼近。

DDR4 做測試時，由于 BGA 信號難以探測，是德科技提供了 N2114A/N2115A 等DDR4 Interposer，將 BGA 下方的信號引到 Interposer 外圍，方便探頭焊接，為了減少 Interposer 對信號帶來影響，在 interposer 內(nèi)專門有埋阻設(shè)計，減少由于分支和走線帶來的阻抗不連續(xù)和對信號的負載效應(yīng)；但為了精確測量，我們需要對 BGA Interposer 帶來的誤差進行修正?？梢酝ㄟ^ InfiniiSim 或在 DDR4 一致性測試軟件N6462A 內(nèi)進行去嵌，在軟件內(nèi)使用多端口拓撲模型，載入 Interposer 的S 參數(shù)，生成從探頭測試點到 BGA 焊球位置的去嵌傳遞函數(shù)，在示波器中測得去嵌后的波形，下圖可以看到去嵌后信號眼圖的改善。

最后，對于物理層無論是仿真還是一致性測試軟件得到的數(shù)據(jù)，都可以通過數(shù)據(jù)分析工具 N8844A 導入到云端，通過可視化工具，生成統(tǒng)計分析表格，對比性分析高低溫、高低電壓等極端情況下不同的測試結(jié)果，比較不同被測件異同。為開發(fā)測試部門提供靈活和有效的大數(shù)據(jù)分析平臺。

除了在物理層信號質(zhì)量和基本時序參數(shù)之外，DDR 總線的狀態(tài)機復雜時序特性，以及總線的命令操作解析需要通過邏輯分析儀輔助分析。是德科技的U4164A 邏輯分析

儀，同步分析速率可以達到 4Gbps，采樣窗口可以低至 100mv x 100ps，單路采集樣本高達 400M，對于 DDR4 的測試是非常合適的，另外配合 B4661A memory 分析軟件，可以解析 DDR4 會話操作，實現(xiàn) DDR4 總線的命令解碼，解析 MRS，命令，行列地址，并可以直接觸發(fā)物理地址捕獲特定信號，利用深存儲的大量樣本，可以對DDR 總線的性能進行分析，包括統(tǒng)計內(nèi)存總線有效吞吐速率，統(tǒng)計各種命令操作以及總線利用率，分析對不同內(nèi)存地址空間的訪問效率。另外利用是德科技獨有的邏輯分析儀內(nèi)部眼圖掃描功能，可以同時分析掃描總線各個比特位的眼圖質(zhì)量。

JEDEC 的規(guī)范中，定義了如下這些參數(shù)要求，B4661A 軟件可以支持這些參數(shù)的實時和后分析功能，分析判斷測試結(jié)果是否符合規(guī)范的范圍要求，并且可以跟蹤測量結(jié)果，對于違規(guī)的測量參數(shù)可以跟蹤到波形界面，從而定位命令和操作的根源問題。

以上，我們介紹了 DDR4 總線物理層仿真測試和協(xié)議層的測試方案，借助仿真軟件、示波器和邏輯分析儀對DDR4 總線分析調(diào)試的主要方法。對于 DDR 系統(tǒng)中存在的復雜問題，還可以使用邏輯分析儀和示波器進行聯(lián)合調(diào)試，邏輯分析儀優(yōu)勢在解析 DDR 總線會話和操作性能分析，示波器的強大在于信號波形的觀測，也可以測量電源紋波和噪聲。是德科技的邏輯分析儀自帶的 View Scope 功能，可以通過網(wǎng)線和觸發(fā)線， 同步捕獲示波器內(nèi)的波形，時基相關(guān)的查看邏輯操作和物理波形的關(guān)系，下面的實測場景就是使用邏輯分析儀捕獲LPDDR4信號，使用 10 比特的 S 示波器配合電源完整性測試探頭 N7020A，精確觀測供電電壓 1.1V 的實例，可以看到在邏輯分析儀界面， 電源電壓軌跡展開出現(xiàn)尖峰和跌落。

再通過邏輯分析儀的內(nèi)存軟件解析 DDR 總線的操作和分析性能，可以分析出由于系統(tǒng)中集中的讀操作，以及LPDDR4的速率切換導致了電源電壓的波動，以及特定命令操作導致的電壓跌落現(xiàn)象，下圖我們展示了邏輯分析儀界面內(nèi)總線會話解碼、總線利用率時域統(tǒng)計和電壓波形的同步顯示，展開命令后可以發(fā)現(xiàn)在電壓出現(xiàn)尖峰的周邊是Clock 重新打開、Self Refresh Exit 操作，再看總線利用率的時域變化，突發(fā)的讀操 作總線利用率提升了 12%，由于突發(fā)的連續(xù)讀操作形成電源負載瞬間變化，導致 1.1 V

上出現(xiàn)了瞬間的 38 mV 的尖峰。這個電壓波動可能導致系統(tǒng)工作可靠性下降，所以需要進一步改善 DDR 供電電源網(wǎng)絡(luò)的設(shè)計。